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Ingénieur design physique ASIC (H/F)
Ile de France, Les Clayes-sous-bois (78340) - Référence : 110086-29876280
Mis en ligne le 12 avril 2019 par Rosalie Calvert (+ d'offres)
Atos
Type de contrat :CDI
Métier :Ingénieur développement matériel électronique
Type d'entreprise :Autre type d'entreprise (client final)
Localisation :Ile de France, Les Clayes-sous-bois (78340)
Salaire :de 45 000 €/an à 65 000 €/an
Télétravail :Télétravail partiel
Poste à pourvoir
Atos est le leader européen du High Performance Computing et délivre des solutions de Calcul Haute Performance parmi les plus performantes au monde afin de résoudre les problèmes scientifiques les plus complexes d'aujourd'hui et de demain.
Au sein de la R&D, l'équipe ASIC compte 70 personnes, avec une expérience reconnue en conception et intégration de circuits ASIC complexes.
Dans le cadre du développement de nos prochaines générations d'ASIC, nous recherchons un Ingénieur en implémentation physique pour des activités de faisabilité, floorplanning et intégration de blocs au niveau top-level d'ASIC, incluant également toutes les vérification sign-off des circuits avant envoi en tape-out.
Le poste peut-être basé indifféremment aux Clayes-sous-bois ou à Sophia Antipolis.
Vos missions :
Collaborer avec l'équipe architecture d'ASIC pour des études de faisabilité, avec exploration de compromis PPA (Power, Performance & Area)
Aider à l'écriture de spécifications électrique, mécanique et thermique de nouveaux ASIC (interaction avec les équipes correspondantes, ainsi qu'avec la partie package)
Activité de Floorplanning incluant la définition de la taille du circuit, la taille et l'emplacement des sous-blocks dans l'ASIC (et placement grossier des ports d'entrées-sorties de ces blocs), prise en compte des signaux globaux, implémentation des réseaux d'alimentations et d'horloges au top-level, intégration des hard IP internes ou tierces
Implémentation physique de padrings (blocks contenant les I/O du circuit) et de la RDL (Redistribution Layer connectant les I/O aux bumps L1 de l'ASIC)
Activités de vérifications physiques signoff au top-level (DRC, LVS, antenna, IR drop statique et dynamique, électromigration power et signaux) pour envoi en tape-out
Analyse statique de timings signoff au top-level et livraison d'ECO pour les blocks afin de convergence timing pour envoi en tape-out
Adapter le flow pour des besoins spécifiques propres aux padrings et au top-level
Evaluer des IP tierces (taille, consommation, performance) et recommandations
Au sein de la R&D, l'équipe ASIC compte 70 personnes, avec une expérience reconnue en conception et intégration de circuits ASIC complexes.
Dans le cadre du développement de nos prochaines générations d'ASIC, nous recherchons un Ingénieur en implémentation physique pour des activités de faisabilité, floorplanning et intégration de blocs au niveau top-level d'ASIC, incluant également toutes les vérification sign-off des circuits avant envoi en tape-out.
Le poste peut-être basé indifféremment aux Clayes-sous-bois ou à Sophia Antipolis.
Vos missions :
Collaborer avec l'équipe architecture d'ASIC pour des études de faisabilité, avec exploration de compromis PPA (Power, Performance & Area)
Aider à l'écriture de spécifications électrique, mécanique et thermique de nouveaux ASIC (interaction avec les équipes correspondantes, ainsi qu'avec la partie package)
Activité de Floorplanning incluant la définition de la taille du circuit, la taille et l'emplacement des sous-blocks dans l'ASIC (et placement grossier des ports d'entrées-sorties de ces blocs), prise en compte des signaux globaux, implémentation des réseaux d'alimentations et d'horloges au top-level, intégration des hard IP internes ou tierces
Implémentation physique de padrings (blocks contenant les I/O du circuit) et de la RDL (Redistribution Layer connectant les I/O aux bumps L1 de l'ASIC)
Activités de vérifications physiques signoff au top-level (DRC, LVS, antenna, IR drop statique et dynamique, électromigration power et signaux) pour envoi en tape-out
Analyse statique de timings signoff au top-level et livraison d'ECO pour les blocks afin de convergence timing pour envoi en tape-out
Adapter le flow pour des besoins spécifiques propres aux padrings et au top-level
Evaluer des IP tierces (taille, consommation, performance) et recommandations
Profil recherché
Niveau d'études souhaité : Bac + 5
Expérience souhaitée : 4 - 5 ans
Votre profil :
De formation supérieur bac + 5 de type école d'ingénieur/Master en micro-électronique/conception de circuits intégrés, vous justifiez d'une expérience de 5 ans minimum en implémentation physique d'ASIC dans les technologies avancées (de préférence FinFET) : synthèse, placement/routage, distribution d'alimentation et horloges, analyse de congestion, convergence timings, vérification physique, ECO.
Vous maîtrisez les environnements / technologies suivants :
Outils d'implémentation physique orientés ASIC de chez Synopsys ou Cadence (Design Compiler, ICC2, Innovus)
Langage TCL
Langage Perl et/ou Python
Outil de gestion des révisions de fichiers (Git?)
Connaissance en Verilog et/ou SystemVerilog
Anglais courant (écrit et oral, coopération avec des ingénieurs anglophones)
De l'expérience en clock domains crossing, écriture de contraintes, flow UPF et/ou CPF (power intent) et equivalence checking serait un plus.
Expérience souhaitée : 4 - 5 ans
Votre profil :
De formation supérieur bac + 5 de type école d'ingénieur/Master en micro-électronique/conception de circuits intégrés, vous justifiez d'une expérience de 5 ans minimum en implémentation physique d'ASIC dans les technologies avancées (de préférence FinFET) : synthèse, placement/routage, distribution d'alimentation et horloges, analyse de congestion, convergence timings, vérification physique, ECO.
Vous maîtrisez les environnements / technologies suivants :
Outils d'implémentation physique orientés ASIC de chez Synopsys ou Cadence (Design Compiler, ICC2, Innovus)
Langage TCL
Langage Perl et/ou Python
Outil de gestion des révisions de fichiers (Git?)
Connaissance en Verilog et/ou SystemVerilog
Anglais courant (écrit et oral, coopération avec des ingénieurs anglophones)
De l'expérience en clock domains crossing, écriture de contraintes, flow UPF et/ou CPF (power intent) et equivalence checking serait un plus.
Description de la société
Atos est un leader international de la transformation digitale avec 120 000 collaborateurs dans 73 pays et un chiffre d'affaires annuel de plus de 12 milliards d'euros. Numéro un européen du Cloud, de la Cybersécurité et des supercalculateurs, le Groupe fournit à travers sa Digital Transformation Factory des solutions intégrées de Cloud Hybride Orchestré, Big Data, Applications Métiers et Environnement de Travail Connecté, ainsi que des services transactionnels par l'intermédiaire de Worldline, le leader européen des services de paiement. Grâce à ses technologies de pointe et son expertise marché, Atos accompagne la transformation digitale de ses clients dans tous leurs secteurs d'activités. Partenaire informatique mondial des Jeux Olympiques et Paralympiques, le Groupe exerce ses activités sous les marques Atos, Atos Syntel, Unify et Worldline. Atos est une entreprise cotée sur Euronext Paris et fait partie de l'indice CAC 40.