Le poste correspondant à cette offre d'emploi a été pourvu.
Etude réseau d'horloge d'ASIC 16nm & 7nm F/H
Ile de France, Les Clayes (78340) - Référence : 102618-en_US-29182848
Mis en ligne le 18 janvier 2019 par Rosalie Calvert (+ d'offres)
ATOS International
Type de contrat :Stage
Métier :Développeur en systèmes embarqués
Type d'entreprise :SSII
Localisation :Ile de France, Les Clayes (78340)
Salaire :de 16 000 €/an à 18 000 €/an
Télétravail :Pas de télétravail
Poste à pourvoir
Contexte :
La performance des circuits intégrés ne cesse d'augmenter avec les technologies les plus avancées (fréquence supérieure à 3GHz en 7nm par exemple) et la qualité du réseau d'horloge dans l'ASIC (Application Specific Integrated Circuit) est plus que jamais primordiale pour atteindre de telles vitesse d'exécution.
Le but du stage est donc de proposer une méthode pour réaliser un réseau d'horloge robuste dans un ASIC en technologie 16nm ou 7nm, en prenant en compte les diverses contraintes de l'ASIC : taille, performance, consommation, nombres de couches métal, hiérarchie? Après une étude comparant les différentes approches concurrentes de l'arbre d'horloge classique (clock mesh, H-Tree, ou techniques hybrides mettant en jeu plusieurs approches en même temps), vous implémenterez une des solutions en l'insérant dans le flot de conception physique et analyserez les résultats en prenant en compte tous les aspects qui permettent de juger la qualité d'un réseau d'horloge : skew, on-chip variation, consommation, surface silicium utilisée? Selon les résultats, vous proposerez les améliorations possibles et leur implémentation.
Basé en région parisienne ou à Sophia-Antipolis, le poste proposé s'intègre au sein de la R&D, dans l'équipe dédiée à la conception des circuits intégrés pour les systèmes conçus par Bull-Atos Technologies. L'équipe compte autour de 70 personnes, avec une expérience reconnue en conception et intégration de circuits ASIC complexes.
Missions :
Lors de votre stage, vos principales missions seront les suivantes :
- Etude bibliographique et prise de connaissance des notions de distribution d'horloges dans les ASIC (clock tree, clock mesh, H-Tree, méthode hybrides)
- Mise en place des scripts d'implémentation pour la méthode retenue sur un ASIC réel utilisé comme exemple (en 16nm ou 7nm)
- Mesure des critères de qualité du réseau d'horloge (skew, consommation, surface utilisée, etc?)
La performance des circuits intégrés ne cesse d'augmenter avec les technologies les plus avancées (fréquence supérieure à 3GHz en 7nm par exemple) et la qualité du réseau d'horloge dans l'ASIC (Application Specific Integrated Circuit) est plus que jamais primordiale pour atteindre de telles vitesse d'exécution.
Le but du stage est donc de proposer une méthode pour réaliser un réseau d'horloge robuste dans un ASIC en technologie 16nm ou 7nm, en prenant en compte les diverses contraintes de l'ASIC : taille, performance, consommation, nombres de couches métal, hiérarchie? Après une étude comparant les différentes approches concurrentes de l'arbre d'horloge classique (clock mesh, H-Tree, ou techniques hybrides mettant en jeu plusieurs approches en même temps), vous implémenterez une des solutions en l'insérant dans le flot de conception physique et analyserez les résultats en prenant en compte tous les aspects qui permettent de juger la qualité d'un réseau d'horloge : skew, on-chip variation, consommation, surface silicium utilisée? Selon les résultats, vous proposerez les améliorations possibles et leur implémentation.
Basé en région parisienne ou à Sophia-Antipolis, le poste proposé s'intègre au sein de la R&D, dans l'équipe dédiée à la conception des circuits intégrés pour les systèmes conçus par Bull-Atos Technologies. L'équipe compte autour de 70 personnes, avec une expérience reconnue en conception et intégration de circuits ASIC complexes.
Missions :
Lors de votre stage, vos principales missions seront les suivantes :
- Etude bibliographique et prise de connaissance des notions de distribution d'horloges dans les ASIC (clock tree, clock mesh, H-Tree, méthode hybrides)
- Mise en place des scripts d'implémentation pour la méthode retenue sur un ASIC réel utilisé comme exemple (en 16nm ou 7nm)
- Mesure des critères de qualité du réseau d'horloge (skew, consommation, surface utilisée, etc?)
Profil recherché
Niveau d'études souhaité : Bac + 4
Expérience souhaitée : < 6 mois
Formation :
Bac + 5, Diplôme d'ingénieur ou cycle universitaire équivalent, avec une spécialisation en micro-électronique/conception de circuits intégrés
Bon niveau d'anglais courant requis
Vos talents de communications seront mis à l'épreuve car vous devrez interagir avec les membres de l'équipe mais aussi avec les différents fournisseurs d'outils utilisés pour implémenter le réseau d'horloge de nos ASIC.
Expérience souhaitée : < 6 mois
Formation :
Bac + 5, Diplôme d'ingénieur ou cycle universitaire équivalent, avec une spécialisation en micro-électronique/conception de circuits intégrés
Bon niveau d'anglais courant requis
Vos talents de communications seront mis à l'épreuve car vous devrez interagir avec les membres de l'équipe mais aussi avec les différents fournisseurs d'outils utilisés pour implémenter le réseau d'horloge de nos ASIC.
Description de la société
Atos est l'un des leaders mondiaux de la transformation numérique avec 120 000 collaborateurs dans 73 pays et un chiffre d'affaires annuel de 13 milliards d'euros. N°1 européen et acteur mondial majeur du Cloud, de la Cybersécurité et du Calcul Haute Performance, Atos est le partenaire informatique mondial des Jeux Olympiques et accompagne des clients dans tous les secteurs d'activité. Pour plus d'informations, rendez-vous sur atos.net.